内容简介
这《Verilog与SystemVerilog编程陷阱》可以帮助工程师写出更好的Verilog/SystemVerilog的设计和验证代码，书中阐述了使用Verilog和SystemVerilog语言时超过100个常见的编码错误；每一个例子都详细说明了错误的症状、错误的语言规则以及正确的编码方式。这《Verilog与SystemVerilog编程陷阱》能帮助数字设计工程师和验证工程师有效地识别与避免这些常见的编码错误。书中列举的这些错误许多是非常微妙的，有可能需要花费几个小时或几天的时间才能发现或调试。
作 者Stuart Sutherland是IEEE 1800工作组的成员，该工作组负责起草Verilog和SystemVerilog标准。早在1993年也就是Verilog标准的诞生之际，他就已经涉足其标准的定义。同时他参与SystemVerilog标准也可追溯到2001年。此外，Stuart是IEEE官方Verilog和SystemVerilog语言参考手册的技术编辑。Stuart先生作为独立Verilog顾问，专注提供针对Verilog HDL、SystemVerilog 和PLI的综合性专家训练。Stuart是《SystemVerilog for Design》《Verilog-2001：A Guide to the New Features in the Verilog Hardware Description Language》的合著者，也...
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